Modèle compact de transistor nanométrique à double grille asymétrique

Partenaires : Indian Institute of Science (IISc)

Enseignants-chercheurs : Costin Anghel

Durée estimée du projet : 36 mois

Projet financé et lancé en : august 2010

Le transistor à double grille (DG) apparaît comme le remplacement naturel pour le transistor classique pour les noeuds technologiques d'au-delà de 45nm. La recherche dans ce secteur a été principalement concentrée sur les dispositifs symétriques, bien que les transistors asymétriques à DG soient plus souples (en raison de la commande indépendante des grilles). Du point de vue de la physique du composant ce fait est justifie par la simplicité du dispositif symétrique en rapport avec son correspondant asymétrique. L'objectif principal de ce travail est de comprendre la physique du transistor DG asymétrique à canal court, et après de développer les modèles compacts efficaces pour la conception et la simulation des circuits intégrés à grande échelle. Dans ce travail nous adopterons une modélisation du dispositif basée sur le potentiel au lieu d'une description en charge. Le projet est séparé en deux contributions: (i) Modélisation électrostatique, qui implique la modélisation du potentiel, la charge d'inversion, la tension de seuil et les autres paramètres relies et (ii) la modélisation électrodynamique, qui implique la modélisation des paramètres de courant et également les paramètres de signaux.